vhdl - 为什么不只使用 bool 值-6ren

vhdl - 为什么不只使用 bool 值

转载作者：行者123 更新时间：2023-12-01 06:07:34

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使用std_logic 或std_ulogic 而不是boolean 的原因是什么？

std_logic 可以具有除 '1' 和 '0' 之外的其他值，但在 FPGA 中，所有内容都解析为 '1' 或 '0'。这不会让模拟变得更不真实吗？

最佳答案

std_logic 类型可以采用以下值:

• 'U': uninitialized. This signal hasn't been set yet. 
• 'X': unknown. Impossible to determine this value/result. 
• '0': logic 0 
• '1': logic 1 
• 'Z': High Impedance 
• 'W': Weak signal, can't tell if it should be 0 or 1. 
• 'L': Weak signal that should probably go to 0 
• 'H': Weak signal that should probably go to 1 
• '-': Don't care.

远不止 bool 不会告诉您信号太弱或它“可能”应该是什么。因此，要回答您的问题，原因是在使用信号输入时，您希望获得更多信息，而不仅仅是“0”或“1”，如果某些内容不符合设计要求。

Reference to the std_logic_1164

关于vhdl - 为什么不只使用 bool 值，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/22527441/

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