vhdl - 我可以在我的 VHDL 中使用 Vivado 模块设计时钟频率吗？

Question

我正在 Vivado 中构 build 计，想知道是否可以在我的 HDL 中使用框图时钟频率。

我想将框图知道的 FREQ_HZ 作为 DRC 的一部分传播，并将其输入到我的自定义 IP block 中(使用 VHDL 泛型)。这样我就可以做一些事情，比如设置内部计数以产生以微秒为单位的延迟、波特率等。

我可以使用手动自定义参数来做到这一点，但这需要手动维护并且容易出错。

Answer 1

我认为 TCL 可能是您在这里唯一的选择。
制作一个作为构建过程的一部分运行的 TCL 脚本，并将 FREQ_HZ 属性复制到您的泛型中。