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VHDL - 如何检测 std_logic_vector 的变化？

转载作者：行者123 更新时间：2023-12-01 05:05:26

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我有一个 std_logic_vector，我需要知道它何时发生一些变化。到目前为止，我是这样写的:

process (cp, l1)
begin
    if rising_edge(cp) then
        rL1 <= l1;
    end if;
end process;
tickL1 <= rL1 xor l1;

rL1 是 l1 的延迟版本，l1 是我正在检查更改的 std_logic_vector。问题是 xor 返回 std_logic_vector，但我只需要 0 或 1。我怎样才能得到它？

最佳答案

为什么每个人都对 XOR 着迷？

changed <= '0' when rL1 = l1 else '1';

关于VHDL - 如何检测 std_logic_vector 的变化？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/10364596/

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