vhdl - 为什么在 FPGA 设计中使用多个相同速度的时钟？

Question

我最近开始尝试使用 FPGA。在研究网络上的事物时，我在几个地方注意到设计可能使用多个速度完全相同的独立 PLL 时钟。这是为什么？

我要举的一个例子是这个网站:Parallella Linux Quick Start

它们的 FCLK_CLK1 和 FCLK_CLK2 都为 200MHz。为什么推荐这个而不是 200MHz 的单个时钟？是否只是习惯给每个主要组件自己的时钟，即使它们是相同的？还是我遗漏了什么？

Answer 1

除了已经提到的原因之外，还存在多个其他原因可能存在两个相同速度的 PLL 时钟。

即使频率完全相同，时钟相位或抖动也可能存在差异。使用一个具有固定时钟相位的 PLL 和另一个具有可调时钟相位的 PLL 可用于正确采样外部输入信号或保持时钟和输出数据之间的正确相位差。在 IDELAY 和 ODELAY 等组件广泛可用之前，此类技术特别流行。

晶体振荡器也会与其标记值有小的偏差。如果两 block 板之间有通信链路并且两 block 板都有自己的振荡器，那么一 block 板的主时钟可能运行在 200.01 Mhz，而其他板可能运行在 199.99 Mhz。在许多情况下，两个 FPGA 都会将其本地生成的低抖动时钟作为主时钟，但也会使用远程时钟对输入数据进行采样。您可以在以太网 PHY 中看到这一点:100 Mbit PHY 通常具有从输入信号恢复的 25 Mhz 接收时钟和本地生成的 25 mhz 传输时钟。