vhdl - 什么时候在 VHDL 中分配信号？

Question

考虑到这段代码:

architecture synth of my_entity is
    signal a : std_logic;
begin

    a <= c and d;
    b <= a and c;

end synth;

第二行是否要尊重 a在其他进程中更改还是所有信号仅在架构结束时分配？

Answer 1

小心你的术语。当你说 a在另一个“进程”中更改，在 VHDL 中具有特定含义(进程是 VHDL 中的关键字)，并且您的代码没有任何进程。

合成器会将您的代码视为:

a <= c and d;
b <= (c and d) and c;

模拟器通常会在第一次传递中分配 a，然后在第二次传递中分配 b 一个“增量”。增量是在与初始分配相同的仿真时间发生的无限小的时间延迟。

请注意，这是对实际情况的粗略概括……如果您需要完整的详细信息，请阅读随工具链提供的文档。