verilog - 用 Yosys 生成 TIE 细胞？

Question

我正在使用 Yosys综合我的 RTL 设计，其中包括几个文字常量，例如绑定(bind)输出端口，如下代码所示:

module my_module (
    input a,
    input b,
    output c,
    output d);

    assign c = a & b;
    assign d = 1'b1;
endmodule

在这种情况下，输出 d显然总是合乎逻辑的。我使用的流程包括 abc -liberty my_stdcells.lib调用以将组合逻辑映射到库提供的标准单元，然后是 clean和 write_verilog来电。

我使用的单元库还提供了 TIELO和 TIEHI单元，但合成的 Verilog 网表不包括这些单元的任何实例，而是仍然显示如上例中的字面常量。

我可能会编写一个脚本来对合成的网表进行后处理，以用 TIE* 替换这些文字。库中的单元格实例，但我想知道是否可以让 Yosys 以某种方式为我执行此操作，从而产生类似

TIEHI tiehi_d_inst(.Y(d));

对于 assign d = 1'b1上面代码中的行。

Answer 1

您要查找的命令是 hilomap .例如，映射到 TIEHI和 TIELO带有 Y 的单元格输出使用类似:

hilomap -hicell TIEHI Y -locell TIELO Y

这将创建一个个人 TIEHI/ TIELO设计中每个常数位的单元格。使用选项 -singleton仅创建单个 TIEHI/ TIELO具有更高扇出的单元。