vhdl - 状态到 std_logic

Question

我已将我的状态定义如下:

type state_type is (s0, s1, s2, s3);
signal state   : state_type;

现在我想用这个状态信息来形成另一个信号

signal data : std_logic_vector(3 downto 0);
signal data_plus_state : std_logic_vector(5 downto 0);

....
data_plus_state <= data & state;

有谁知道我如何将状态整合到 std_logic_vector 中，以便我可以连接这些
两个信号？

非常感谢，
抢

Answer 1

定义一个将状态转换为 std_logic_vector 的子程序。

该子程序包含一个 case 语句，类似于:

case state is
  when s0 => return <std_logic_vector value for s0>;
  when s1 => return <std_logic_vector value for s1>;
  when s2 => return <std_logic_vector value for s2>;
  when s3 => return <std_logic_vector value for s3>;
end case;