vhdl - 弱 'H' ，在模拟中上拉输入双向信号

Question

有没有办法告诉模拟器(我正在使用 Modelsim)当信号不是由任一双向接口(interface)驱动时将信号拉到弱“H”？

例如，如果我有一个 I2C 信号 I2C_SDA 被声明为来自 2 个模块的 inout。一个是我的实际 UUT，另一个是测试台。两者都有这样的陈述:

io_i2c_sda <= r_I2C_DATA when r_I2C_DATA_EN = '1' else 'Z'; 

所以两端都是三态的。这在模拟中工作正常，除了线一直是蓝色('Z')，两端都没有传输。当两端都没有传输时，如何将这条线拉到代码中的“H”？

Answer 1

对于 VHDL，应该可以简单地为信号添加一个额外的驱动程序(它必须是 std_logic 类型)，具有恒定值“H”。在 Verilog 中，可以使用简单的“1”驱动程序和网络类型 wand。对于有线和。 'H' 专门表示弱的高驱动器，因此它将被低驱动器覆盖。