hardware - a <= a + 1 是 VHDL 中的一个好习惯吗？

Question

如果我在 VHDL 过程中编写将 a 赋值为 a+1 的语句，这是一个好的做法吗？

我对此感到困惑，因为模拟器工作正常，但当我尝试在 FPGA 中实现它时，综合工具会提示创建锁存器。

这是什么意思？

Answer 1

你应该只在一个时钟进程中做这样的声明。如果你想合成它，建议进行额外的初始化(重置)。可能如下所示:

process(clk, reset)
begin
   if reset='1' then
      a <= 0;
   elsif rising_edge(clk) then
      a <= a + 1;
   end if;
end process;