loops - 如何编写一个测试平台来循环 4 个输入？

Question

我必须为此原理图创建 Verilog 代码和测试平台。

我这里有它的设计。

module prob1(input wire a,b,c,d, output wire out);
    assign out = (a||d)&&(!d&&b&&c);
endmodule

这是我到目前为止的测试平台。

module prob1_tb();
    reg a,b,c,d;
    wire out;

    prob1 prob1_test(a,b,c,d, out);

    initial begin
        for(int i=0; i=16; i=i+1)
            <loop code here>
        end
    end
endmodule

我遇到的问题是如何将该数字转换为示意图中使用的那 4 个输入？或者是否有更好的方法来执行此操作？

Answer 1

下面是使用连接运算符的简单方法:

module prob1(input wire a,b,c,d, output wire out);
    assign out = (a||d)&&(!d&&b&&c);
endmodule

module prob1_tb();
    reg a,b,c,d;
    wire out;

    prob1 prob1_test(a,b,c,d, out);

    initial begin
        $monitor(a,b,c,d,out);
        for (int i=0; i<16; i=i+1) begin
            {a,b,c,d} = i;
            #1;
        end
    end
endmodule

输出:

00000
00010
00100
00110
01000
01010
01100
01110
10000
10010
10100
10110
11000
11010
11101
11110

是的，有更好的方法来验证逻辑。首先要做的是引入随机值(引用 IEEE Std 1800-2009 中的 $urandom 函数)。当然，您还需要使用模型对输出进行检查，这在您的情况下是微不足道的。

根据您有多少时间(和培训)，您可以采用标准流程，例如通用验证方法 (UVM)。人们围绕验证建立职业生涯。