在没有 FPGA 的情况下测试我的 HDL 代码(Verilog/VHDL)？

Question

我使用 vi 作为编辑器在 Verilog 中编写了一个模块，现在我想测试它。如果我没有董事会，我有什么选择？我怎样才能给我的模块输入？我在哪里可以看到结果？顺便说一下，我可以访问 VCS。

谢谢。

Answer 1

您可能正在寻找模拟器。

首先，您必须编写一个测试平台，它环绕您的 Verilog 模块并驱动输入信号。该测试台还可以检查模块的输出是否与预期输出匹配。您可以在线找到许多关于编写测试平台的教程。

此测试台和您的模块随后会在模拟器中“执行”。我不熟悉所有选项，但我知道免费的 Xilinx ISE Web Pack 包含一个模拟器。Modelsim 是一个商业包。他们还提供免费的学生版。