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一个简单的例子会很有帮助。我搜索并找到了this book , 但它只展示了如何从 VHDL 调用 C 函数，而不是反过来。
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描述:我正在尝试编写一个具有 4 个输入和 3 个输出的 LUT(查找表)的 vhdl 模块。我希望我的 3 位输出是一个二进制数，等于输入中 1 的个数。 我的真值表: ABCD|XYZ 0000|
我想使用 vhdl 制作幂函数，其中幂是浮点数，数字是整数(将始终为“2”)。 2^ 一些浮点数。 我使用 ieee 库和(fixed_float_types.all、fixed_pkg.all 和
是否有可能有一个通用的包？ 这意味着当我实例化实体时，我提供了一些泛型，包将依赖于它。 我有一个块，我想多次使用，每次使用不同的包(即不同的参数) 我必须使用包，因为我想使用数组数组，而我只能使用包来
使用 VHDL，我希望有一些寄存器在每个寄存器中存储 16 位。 所以我发现 VHDL 有一个内置数组，我想用它在 iy 中的每个元素中存储 16 位，所以我想知道 VHDL 是否将此数组映射到实际寄
在 vhdl 中我可以定义我自己的枚举类型并创建这种类型的信号: type tp is (red,green,blue,yellow); signal sg: tp := red; 但现在我想要一个
我是 VHDL 的新手。 有一行，如下所示: constant TIME_DELTA : time := 100 ns; 这是什么字time在行吗？是不是和integer一样的数据类型?当我在互联网上
A <= 3 * B; 上面语句中的3是一个整数或自然数。如果它是自然数，如果我在那里使用负数怎么办？ VHDL 是否将其识别为整数？ 最佳答案 整数文字属于匿名预定义类型universal_inte
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
我有使用 Verilog/SystemVerilog 的经验，但我是 VHDL 新手，我试图弄清楚何时应该使用组件实例化或实体实例化。我所说的组件实例化是指在实例化实体组件之前声明实体组件的传统方式。
我一直无法理解如何在 VHDL 中取消引用指针。 我想到的是一个 C 代码，如: int a; int* ptr_a; a = 42; ptr_a=&a; *ptr_a=451;/
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我想知道VHDL中是否定义了整数溢出。我在 2002 年规范中找不到任何内容。 作为示例(注意，这可能无法编译，它只是一个通用示例...): entity foo is port ( clk
如何组合/捆绑语句以供进一步使用和更好地处理？例如，像这样的一些赋值会在以后的例程调用中多次使用。 ADDR_PC '0'); constant OP_NOP: std
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我有一个数组: type offsets_type is array (4 downto 0) of std_logic_vector (4 downto 0); signal av : of
type有什么区别和 subtype在 VHDL 中，我应该在哪里使用它们？ 我的理解是subtype只是主要类型之一的缩小版本，例如 integer :subtype small_integer i
我试图更好地使用 VHDL protected 类型，所以我将以下测试放在一起(当然只是为了说明 - 我的实际用例要复杂得多): type prot_type1 is protected proc
首先，我想声明这是我参加的模拟考试。我知道答案是:cout = 4ns，S = 7ns。只是在寻找一点解释。提前致谢。 对于下面所示的全加器的 VHDL 实现，输出 cout 和 S 何时稳定在它们的
我是一名优秀的程序员,十分优秀！