algorithm - 什么是冗余与非冗余数字格式？

Question

我无法理解此 FPGA 电路中使用的算法。它处理冗余与非冗余数字格式。我看过非冗余格式的一些数学(形式)定义，但我无法真正理解它。

本文算法摘录:

Figure 3 shows a block diagram of the scalable Montgomery multiplier. The kernel contains p w-bit PEs for a total of wp bit cells. Z is stored in carry-save redundant form. If PE p completes Z^0 before PE1 has finished Z^(e-1), the result must be queued until PE1 becomes available again. The design in [5] queues the results in redundant form, requiring 2w bits per entry. For large n the queue consumes significant area, so we propose converting Z to nonredundant form to save half the queue space, as shown in Figure 4. On the first cycle, Z is initialized to 0. When no queuing is needed, the carry-save redundant Z' is bypassed directly to avoid the latency of the carry-propagate adder. The nonredundant Z result is also an output of the system.

还有图表:

这是“改进的”PE 框图。这显示了“改进”的 PE 框图 - “改进”与一些不相关的方面有关。

我没有“未改进”FIFO 的图片，但我认为它只是一个普通的 FIFO。我不明白的是，FIFO 的 CPA 和 3 输入 MUX 是否以某种方式在格式之间转换？

了解冗余格式与非冗余格式(在具体示例中)是第一步，了解该电路如何实现它是步骤 2..

Answer 1

了解一些背景知识并查看 users.ece.utexas.edu/~adnan/vlsi-05-backup/lec12Datapath.ppt 建议如下:

由于正确传播进位需要时间，因此执行适当的二进制加法相对较慢和/或占用空间。

如果你按位并行工作，你可以取三个二进制数，对每个数中相同位置的位求和，并产生两个二进制数。

幻灯片 27 指出 0001 + 0111 + 1101 = 1011 + 0101(0)。

由于乘法器需要进行大量加法运算，因此您将加法器树构建为 3 个数字减为 2 个数字的集合，最终以两个数字作为输出结束，abcde....z和 ABCDE...Z0。这是冗余形式的输出，真正的答案实际上是 abcde...z + ABCDE...Z0