algorithm - 在硬件中除小整数应该使用什么除法算法？

Question

我需要将 0-1023 范围内的整数乘以 1023，然后用硬件(verilog/fpga 实现)将结果除以 1-1023 范围内的数字。乘法是直截了当的，因为我可能只需移动 10 位即可(如果需要，我会减去额外的 1023)。不过，这个部门有点有趣。面积/功率对我来说并不是很重要(我在 FPGA 中，所以资源已经存在)。延迟(在合理范围内)不是什么大问题，只要我可以通过管道进行设计。显然有几种不同权衡的选择，但我想知道是否有针对这种情况的“显而易见”或“无需思考”的算法。考虑到有限的操作数范围和丰富的资源(bram 等)，我想知道是否没有明显的事情要做。

Answer 1

如果您可以使用定点精度而不是整数，则可以更改:

divide the result by a number ranging from 1-1023

乘以 1 - 1/1023 范围内的数字，即预先计算除法并将其存储为乘法系数。