- iOS/Objective-C 元类和类别
- objective-c - -1001 错误,当 NSURLSession 通过 httpproxy 和/etc/hosts
- java - 使用网络类获取 url 地址
- ios - 推送通知中不播放声音
我发现 Linux 内核试图通过在函数 pgd_alloc
中将交换页表的内容复制到每个新创建的页表中来避免在用户空间和内核空间之间切换时更新 TTBR。问题是:更新 ARM TTBR 的缺点是什么?
最佳答案
使用 MMU 启用更新 TTBR
(转换表基址寄存器)Note1 有很多风险。需要考虑中断、页面错误、TLB(MMU 缓存)以及 L1 和 L2 缓存。在不同的系统上,the caches maybe PIPT or VIVT (物理或虚拟标记),可能存在也可能不存在 L1 或 L2 缓存。
人们似乎过分关注 MMU 和 TLB 的效率。在性能方面,它们总是与主要的 L1/L2 缓存相形见绌。更新 MMU 表和执行 TLB 刷新的影响比从 L1/L2 代码和数据缓存中进行不必要的驱逐要小。至少一个 TLB 相当于 1/4KB 或超过 1/100 缓存行(重新填充的成本)。在某些情况下,TLB 条目可能为 1MB。
L1/L2 用户空间中的一些数据/代码可能需要在上下文切换时被逐出。然而,对于非常频繁的小工作负载,用户上下文切换可能会将代码和数据保留在 L1/L2 中。例如,媒体播放器执行大型 CPU 密集型解码和一些 cron 任务检查以查看服务器上没有新电子邮件。切换到“cron”任务和从“cron”任务返回可能会导致代码保留在 L2 缓存中以供视频解码使用。
What is the downside of updating ARM TTBR?
除非从/到表相同,否则您必须在更新期间保持内存的系统 View 一致。注意 2 这自然会导致 IRQ 延迟和实现的复杂性,因为您需要同步许多子系统。此外,Linux MM(内存管理)代码与体系结构无关。它处理各种各样的 MMU 子系统。目标永远不是局部优化(在架构级别),而是在通用层进行全局优化。
注意 1:TTBR
是指向物理 16k 对齐内存区域的指针,它是 ARM MMU 的第一级。每个条目为 1MB(在 32 位系统上)并且可能指向另一个表;通常称为 L2。
注意 2:您可以在引导加载程序中或在内存设备之间迁移系统级代码的地方执行此操作。即,用相同的表更新 TTBR 本身并不重要。当表格不同时,就会发生奇怪的事情。
关于linux - 更新 ARM TTBR(转换表基址寄存器)的缺点是什么?,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/27289861/
将 ARM 处理器模式与 x86 操作模式(ring0 到 ring 3)进行比较,用户模式看起来就像 ring3,用户空间程序在其中运行。 但是,我无法将 ring0 与系统模式或主管模式联系起来。
为什么我们在 ARM 架构中有暂存寄存器?处理器如何使用它,我的意思是这个寄存器的用途是什么? 最佳答案 来自 Procedure Call Standard for the Arm Architec
我了解弱内存模型和强内存模型的基本区别。但是没有确切的弱定义,它取决于体系结构(这里是 ARM)。 我已经阅读了有关 ARM 信息中心的文档,但仍有很多内容不清楚。有人可以列出 - ARM 保证哪些内
我想在 arm 9 上分析我的代码,是否有任何分析器可以给我函数调用时间和每个函数占用的总周期?我更喜欢任何免费的分析器。我喜欢在 Linux 中使用 kcachegrind。 最佳答案 我不知道有什
关闭。这个问题需要更多focused .它目前不接受答案。 想改进这个问题吗? 更新问题,使其只关注一个问题 editing this post . 关闭 7 年前。 Improve this qu
众所周知,对于X86架构:按下电源按钮后,机器开始执行0xFFFFFFF0处的代码,然后开始执行BIOS中的代码以进行硬件初始化。 BIOS 执行后,它使用引导加载程序将操作系统镜像加载到内存中。最后
我有 rootfs 和 klibc 文件系统。我正在创建 make 规则,而一些开发人员的编译器较旧,但没有联网。note1 我正在尝试验证所有文件都是使用 arm 仅当检测到某个版本的编译器时。我已
在部署实际应用程序之前,我们使用 ARM 模板部署 Azure 资源,作为构建过程的一部分。 到目前为止,我们所有的应用程序资源都自包含在资源组中。例如需要 SQL Server 和存储帐户的 Web
为什么 ARM Controller 在发生异常时要从 THUMB 状态返回到 ARM 状态? 最佳答案 一种解释可能是 ARM 模式是 CPU 的“ native ”操作模式,与有限的 Thumb
我正在尝试反转 128 位向量 (uint16x8) 的顺序。 例如,如果我有 a b c d e f g h 我想获得 h g f e d c b a 有没有一种简单的方法可以使用 NEON 内在函
有很多关于内存屏障的信息。大多数信息是指多核或多处理器架构。 Stackoverflow 上的某个地方还指出,单核处理器不需要内存屏障。 到目前为止,我找不到任何明确的解释,为什么单核 CPU 上不需
我想在 ARM Cortex A8 处理器上移植一小段代码。 L1 缓存和 L2 缓存都非常有限。我的程序中有 3 个数组。其中两个是顺序访问的(大小> 数组 A:6MB 和数组 B:3MB),第三个
我无法弄清楚这个 ARM 指令是做什么的: strd.w r0, r1, [r2] 我知道这是一个存储指令,它在 *r2 中存储了一些东西。但我不完全确定是什么。为什么有两个源寄存器
我很好奇为什么有些 ARM 指令(如 MUL 和 ADD)不使用桶形移位器。我想知道极限背后的理性。谢谢! 最佳答案 并不是没有使用桶形移位器;这是您无法指定它在非常具体的指令(数据处理和加载/存储)
我需要计算与 SSE 相同的操作: __m128i result1=_mm_avg_epu8 (upper, lower); 使用 NEON,我执行以下操作: uint8x16_t result1=v
我正在尝试使用 PLD 指令。我面临的问题如下: int32_t addr[10]; asm ("PLD [addr,#5]"); 我收到以下错误: Error: ARM register expec
根据 ARM 手册,应该可以访问特定 CPU 模式的存储寄存器,例如“r13_svc”。当我尝试执行此操作时,gcc 对我大喊大叫,并显示以下错误: 立即表达式需要 # 前缀 -- `mov r2,s
我正在使用 mbxxx 目标开发 Contiki 2.7。在构建我的代码时,链接器提示 .ARM.exidx 和 .data 部分的重叠 .在修改了链接器脚本 contiki-2.7/cpu/stm3
如何确定给定 ARM 处理器上是否存在 NEON 引擎?可以为此目的查询任何状态/标志寄存器吗? 最佳答案 我相信unixsmurf's answer如果使用具有特权内核的操作系统,这将与您获得的一样
如何在设备上分析我的 ARM 代码。 这是涉及 USB 和 SDH 处理的裸机代码,我看到了这个 Code Profiler for ARM但似乎很 slim ,我很熟悉DS5但如果您使用基于 lin
我是一名优秀的程序员,十分优秀!