09-寄存器

转载 作者：我是一只小鸟 更新时间：2023-05-24 22:31:27 34 4

                        
                          module filp_flop(
  input wire sys_clk,
  input wire sys_rst_n,
  input wire key_in,
  
  output reg led_out
);
    
  // 同步复位
  always@(posedge sys_clk)
    if(sys_rst_n == 1'b0)
      let_out <= 1'b0;
    else 
      let_out <= key_in;

endmodule

                        
                      

                        
                          module filp_flop(
  input wire sys_clk,
  input wire sys_rst_n,
  input wire key_in,
  
  output reg led_out
);
    
  // 异步复位
  always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
      let_out <= 1'b0;
    else 
      let_out <= key_in;

endmodule

                        
                      

                        
                          // 同步复位
`timescale 1ns/1ns

module tb_flip_flop();
  reg sys_clk;
  reg sys_rst_n;
  reg key_in;

  initial begin
    sys_clk <= 1'b1;
    sys_rst_n <= 1'b0;
    key_in <= 1'b0;
    #20;
    sys_rst_n <=1'b1;
    #210;
    sys_rst_n <=1'b0;
    #40;
    sys_rst_n <=1'b1;
  end

  initial begin
    $timeformat(-9,0,"ns",6);
    $monitor("@time:%t:key_in=%b,led_out=%b",$time,key_in,led_out);
  end

  // 模拟系统时钟
  always begin
    #10;
    sys_clk = ~sys_clk;
  end

  // 时钟周期是20ns,保证每次数据变化小于时钟周期,避免差生毛刺
  always #20 key_in <= {$random} % 2;
  
  flip_flop flip_flop_inst(
    .sys_clk (sys_clk),
    .sys_rst_n (sys_rst_n),
    .key_in (key_in),
    .led_out (led_out)
  );
endmodule  

                        
                      

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